← 返回 JSSC 论文列表JSSC 2008第11期RF & Wireless0.13μmPLLVCO
A V ariable-Phase Ring Oscillator and PLL Architecture for Integrated Phased Arr
提出一种用于集成相控阵的可变相位环形振荡器和PLL架构，减少关键模块，实现紧凑低功耗设计。
24 GHz, 4-channel, 0.13μm CMOS
锁相环相位噪声移相器相控阵灵敏度
▸创新点1：系统架构创新 - 提出可变相位环形振荡器（VPRO）与PLL的集成架构，通过直接控制振荡器相位实现波束成形，省去了传统相控阵中的混频器、移相器和功率分配器/合成器等关键模块，显著降低系统复杂度与功耗。
▸创新点2：电路设计创新 - 采用0.13μm CMOS工艺实现24 GHz 4通道收发器原型，通过VPRO的相位可调特性直接在射频域完成相位控制，避免了高频移相器的高损耗问题，实测显示系统整体功耗降低40%以上。
▸创新点3：理论分析创新 - 首次对VPRO-PLL架构的线性度与灵敏度等关键性能指标建立完整数学模型，为高频相控阵系统的相位噪声和相位误差分析提供理论框架，指导实际电路优化设计。
▸创新点4：应用场景创新 - 该架构特别适合硅基集成相控阵，解决了CMOS衬底导电性导致的被动元件实现难题，为低成本毫米波通信和车载雷达提供可扩展的解决方案。
Abstract
Member , IEEE, and Hossein Hashemi , Member , IEEE
Abstract—A variable-phase ring oscillator (VPRO) and
phase-locked loop (PLL) architecture is introduced for inte-
grated phased arrays. The architecture eliminates key building
blocks such as mixers, phase shifters and power splitters/com-
biners, allowing for compact and low-power implementations.
This paper presents the principles of operation of the architecture
in transmit and receive modes, along with a detailed theoret-
ical treatment of c