← 返回 JSSC 论文列表JSSC 2008第11期Clocking & PLLs0.18μmDLLNeural Network Accelerator
An Infinite Phase Shift Delay-Locked Loop With V oltage-Controlled Sawtooth Delay
提出一种具有无限相位偏移和数字控制占空比的宽范围延迟锁定环（DLL）。
0.18μm CMOS, 1.5V, 50-500MHz, 6mW
时钟同步延迟锁定环双环DLL占空比无限相位偏移
▸创新点1：通过改变电压控制锯齿延迟（VCSD）输入时钟极性实现无限相位偏移（方法创新）。该技术突破了传统DLL相位偏移受限于VCDL初始延迟的约束，通过动态切换时钟极性实现无限制的连续相位调节，且仅需单环路结构，简化了系统复杂度。
▸创新点2：单环路架构实现宽频带操作（系统创新）。与传统双环路DLL相比，该设计在50-500MHz范围内仅通过单一环路实现稳定锁定，避免了多环路带来的功耗和面积开销，核心面积仅0.45×0.3mm²。
▸创新点3：数字控制可编程占空比调节（电路创新）。采用数字控制技术实现30%-60%的占空比调节（步进5%），解决了传统VCDL因上升/下降时间不对称导致的占空比失真问题，适用于高精度时钟应用。
▸创新点4：低抖动性能优化（电路创新）。在500MHz高频下实现1.43ps RMS抖动和11.1ps峰峰值抖动，通过锯齿延迟线性化技术降低相位噪声，功耗仅6mW@1.5V，兼顾高频与能效。
Abstract
and Shen-Iuan Liu , Senior Member , IEEE
Abstract—A wide-range delay-locked loop (DLL) with infinite
phase shift and digital-controlled duty cycle is presented. By
changing the polarity of the input clock of the voltage-controlled
sawtooth delay, this proposed DLL achieves infinite phase shift
by only a single loop. The proposed DLL has been fabricated in a
0.18
m CMOS process and the core area is 0.45
0.3 mm/50. The
measurement results show the proposed DLL operates from 50 to
500 MHz. The duty