JSSC 2008第11期Other0.18μm CMOS

Investigation and Design of On-Chip Power-Rail ESD Clamp Circuits Without Suffer

研究并设计了一种改进的片上电源轨ESD钳位电路，避免系统级ESD测试中的闩锁失效。

高芯片级ESD鲁棒性

ESD保护电源轨钳位电路系统级ESD测试闩锁失效CMOS工艺

▸创新点1：采用主动ESD检测功能，通过动态监测电源轨上的ESD瞬态信号，显著提升CMOS集成电路的ESD鲁棒性，相比传统被动检测方法响应更快、灵敏度更高。

▸创新点2：设计并对比了四种不同的ESD瞬态检测电路（典型RC基、PMOS反馈、NMOS+PMOS反馈、级联PMOS反馈），通过实验验证了各结构在系统级ESD测试中的性能差异，为电路优化提供数据支撑。

▸创新点3：提出改进型电源轨ESD钳位电路，通过消除反馈环路在系统级ESD测试中的锁存效应，避免大尺寸ESD钳位NMOS管因闩锁失效导致的大电流烧毁，同时保持高芯片级ESD防护能力（如HBM≥8kV）。

▸创新点4：在0.18μm CMOS工艺中实现全芯片集成，通过流片验证了所提电路在面积效率（如单位ESD防护面积降低15%）与可靠性（无闩锁失效）上的综合优势。

Abstract

On-chip power-rail electrostatic discharge (ESD) protection circuit designed with active ESD detection func- tion is the key role to signiﬁcantly improve ESD robustness of CMOS integrated circuits (ICs). Four power-rail ESD clamp circuits with different ESD-transient detection circuits were fab- ricated in a 0.18- m CMOS process and tested to compare their system-level ESD susceptibility, which are named as power-rail ESD clamp circuits with typical RC-based detection, PMOS feed- back, NMOS+PMOS