← 返回 JSSC 论文列表JSSC 2008第11期Clocking & PLLs90nm
Low-Power Dynamic Memory Word Line Decoding for Static Random Access Memories Gi
提出一种低功耗动态存储器字线解码器，显著降低未选中存储区的功耗和泄漏。
170 ps 延迟（1.5V），泄漏降低20倍（>0.8V）
动态解码器泄漏降低SRAM功耗优化字线解码
▸创新点1：动态字线解码器设计（电路创新）。该论文提出了一种基于动态电路的动态字线解码器，相比传统的静态CMOS解码器，显著降低了时钟负载和功耗，同时提高了解码速度。在16个解码器的多存储区阵列中，动态解码器的能量-延迟积比低功耗静态版本降低了66%。
▸创新点2：减少未选中存储区的泄漏功耗（电路创新）。通过利用动态电路的可预测性，该设计显著降低了未选中存储区的泄漏功耗。实验结果表明，在电压大于0.8V时，泄漏功耗减少了20倍以上。
▸创新点3：优化时序以消除竞争（系统创新）。该动态解码器设计优化了时序，确保了无竞争的感知时序，从而提高了存储器的整体访问速度和可靠性。测试芯片的地址到字线延迟在1.5V电压下仅为170ps。
Abstract
nthapadmanabhan , Student Member , IEEE,
Sayeed A. Badrudduza, and Lawrence T. Clark , Senior Member , IEEE
Abstract—Conventional memory address decoders based on
static CMOS gates incur high clock loading and unnecessary
power dissipation in unselected banks. This paper presents a
dynamic word line decoder which is fast, has reduced active and
leakage power dissipation, and also enables faster race-free sense
timing. In a multi-bank memory array with sixteen decoders, the
energy–delay product o