← 返回 JSSC 论文列表JSSC 2008第12期Data Converters0.25μmDACVCO
A 103 Gbs Burst-Mode CDR Using a 16DAC Jun Terada Associate Member IEEE Kazuyos
提出一种用于10G-EPON系统的突发模式时钟数据恢复电路，采用单门控压控振荡器和1/6 DAC，显著降低频率误差。
0.25μm SiGe BiCMOS, 2.4 ps rms抖动, 14.7 ps总抖动, 瞬时锁定1比特, 160比特无转换序列容忍度, 0.27 UIpp抖动容忍度
高速集成电路光通信接收器Σ-Δ调制突发模式CDR
▸创新点1：单门控压控振荡器（GVCO）架构创新，通过单一GVCO替代传统多级结构，显著降低频率误差至2 MHz以下，同时简化电路复杂度并提升锁定速度（1 bit瞬时锁定）。
▸创新点2：数字频率检测器的算法创新，采用高精度数字控制环路实现快速频率校准，结合GVCO形成混合反馈系统，增强对无过渡长序列（160 bit）的容忍能力。
▸创新点3：1/6 DAC的电路创新，通过分段式数字模拟转换设计替代传统电荷泵，消除外部器件依赖，PVT鲁棒性提升（仿真验证），且实现14.7 ps总抖动性能。
▸创新点4：系统级集成创新，基于0.25μm SiGe BiCMOS工艺将GVCO、数字检测器与DAC高效整合，达成103 Gbps突发模式CDR，满足10G-EPON标准要求（0.27 UIpp抖动容限）。
Abstract
imura , Member , IEEE,
Hiroaki Katsurai, Naoto Y oshimoto, Member , IEEE, and Y usuke Ohtomo, Senior Member , IEEE
Abstract—A burst-mode clock and data recovery circuit (CDR)
for 10G-EPON systems is described. We propose a new architec-
ture with a single gated voltage-controlled oscillator (GVCO), a
digital frequency detector, and a
/1/6 digital-to-analog converter
(DAC). The single GVCO and detector reduce frequency error
to less than 2 MHz. The
/1/6 DAC eliminates external devices.
Moreover ,