← 返回 JSSC 论文列表JSSC 2008第12期Clocking & PLLs0.18μmCDR
A 40-Gbs CDR Circuit With Adaptive Decision-Point Control Based on Eye-Opening M
提出一种40Gb/s时钟数据恢复电路，采用自适应决策点控制优化BER性能。
0.18-μm SiGe BiCMOS, 1.6W功耗, 189fs-rms抖动
时钟数据恢复眼图监测自适应控制高速数据链路误码率
▸创新点1：集成高精度眼图监测电路（EOM），通过实时监测眼图开口度，为自适应决策点控制提供精确反馈，显著提升40 Gb/s高速链路中的信号完整性分析能力。
▸创新点2：提出基于EOM反馈的自适应决策点控制（ADPC）方案，动态调整采样点以补偿传输损伤引起的时变波形失真，将BER从2e-7优化至1e-12，属系统级创新。
▸创新点3：采用0.18-μm SiGe BiCMOS工艺实现低功耗（1.6 W@433.3V）设计，同时达成189 fs-rms的超低抖动性能，体现电路级能效与精度平衡的创新。
▸创新点4：针对30%占空比失真的53-mV弱信号场景，通过ADPC方案实现鲁棒性CDR操作，验证了该方法在极端信道条件下的工程适用性。
Abstract
A 40-Gb/s clock and data recovery (CDR) circuit with
an integrated high-precision eye-opening monitor (EOM) circuit
and an adaptive control scheme for optimizing the data decision
point are presented. An adaptive decision-point control (ADPC)
scheme using the EOM feedback overcomes the time-varying
waveform distortion due to transmission impairment, which
causes severe degradation of bit-error-rate (BER) performance in
high-speed (
40 Gb/s) data link systems. A 2.5
2.0-mm proto-
type chip is im