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JSSC 2009第1期Clocking & PLLs65nm

2 GHz 2 Mb 2T Gain Cell Memory Macro With 128 GBytessec Bandwidth in a 65 nm Log

65纳米逻辑工艺下2 GHz 2 Mb 2T增益单元存储器宏，具有128 GB/s带宽
2 GHz, 2 ns周期时间, 128 GB/s带宽
带宽DRAMeDRAM增益单元存储器
▸全速率流水线架构：该论文提出了一种全速率流水线架构，能够在2 GHz的高频率下实现2 ns的快速周期时间和6个时钟周期的访问时间。这种架构显著提高了内存宏的吞吐量，适用于高性能计算场景，属于系统级创新。
▸地面预充电位线：采用地面预充电位线技术，有效降低了位线的功耗和噪声，同时提高了读取速度。这一电路创新在65 nm逻辑工艺中实现了128 GB/sec的高带宽，为内存设计提供了新的低功耗解决方案。
▸非破坏性读取：通过非破坏性读取技术，避免了传统读取操作中的数据破坏问题，提高了数据的可靠性和持久性。这一方法创新特别适用于需要频繁读取的应用场景，如高性能缓存。
▸128行刷新机制：引入了128行刷新机制以应对短刷新时间的挑战，显著提高了内存的刷新效率和数据保持能力。这一电路创新在保证性能的同时，增强了内存的稳定性和可靠性。
Abstract
aleYe, Paolo Aseron, Shih-Lien Lu, Muhammad M. Khellah, Jason Howard, Greg Ruhl, Tanay Karnik , Senior Member , IEEE, Shekhar Borkar , Senior Member , IEEE, Vivek K. De, Senior Member , IEEE, and Ali Keshavarzi Abstract—We present 2 Mb 2T PMOS gain cell macro on 65 nm logic process that has high bandwidth of 128 GBytes/sec, fast cycle time of 2 ns and 6-clock cycles access time at 2 GHz. Macro features a full-rate pipelined architecture, ground precharge bitline, non- destructive read-out, parti