← 返回 JSSC 论文列表JSSC 2009第1期Digital Circuits65nm
A 320 mV 56 μW 411 GOPSWatt Ultra-Low V oltage Motion Estimation Accelerator in
65nm CMOS工艺下超低电压运动估计加速器，实现411 GOPS/Watt能效。
65nm CMOS, 320mV, 23MHz, 56μW
运动估计绝对差和超低电压能效CMOS
▸创新点1：四路推测差分计算（方法创新）。通过使用双4:2压缩器，实现了四路并行差分计算，显著提高了SAD计算的吞吐量和效率，峰值效率达到12.8宏块SADs/nJ。
▸创新点2：静态4:2压缩器进位门优化（电路创新）。通过优化静态4:2压缩器的进位门电路，重用和最小化XOR项，减少了电路延迟和功耗，提升了整体能效。
▸创新点3：两级级联分输出电平转换器（电路创新）。采用两级级联分输出电平转换器，实现了超低电压信号的高效上转换，能效提升了20%，适用于低功耗应用场景。
▸创新点4：超低电压优化电路（系统创新）。通过优化电路设计，实现了在230mV超低电压下的稳定运行，功耗低至14.4μW，最大能效达到411 GOPS/Watt，显著提升了移动设备的续航能力。
Abstract
. Anders , Member , IEEE, Sanu K. Mathew , Member , IEEE,
Steven K. Hsu, Member , IEEE, Amit Agarwal , Member , IEEE, Ram K. Krishnamurthy , Senior Member , IEEE, and
Shekhar Borkar, Fellow, IEEE
Abstract—This paper describes a motion estimation engine
fabricated in 65 nm CMOS, targeted for special-purpose on-die
acceleration of sum of absolute difference (SAD) computation in
real-time video encoding workloads on power-constrained mobile
microprocessors. Four-way speculative difference computati