← 返回 JSSC 论文列表JSSC 2009第1期Memory65nm
A 65 nm 2-Billion Transistor Quad-Core Itanium Processor Blaine Stackhouse, Sal Bhimji, Chris Bostak, Dave Bradley, Brian Cherkauer, Jayen Desai, Erin Francom, Mike Gowan, Paul Gronowski, Dan Krueger, Charles Morganti, and
65nm工艺的Itanium处理器，集成20.5亿晶体管，四核双线程，30MB缓存。
65nm CMOS, 2.4GHz, 105°C, 96GB/s处理器间带宽, 34GB/s内存带宽
65nm工艺电路设计时钟分配计算机架构片上缓存
▸创新点1：首次报道20亿晶体管微处理器，采用65 nm工艺和8层铜互连技术，实现了21.5 mm × 32.5 mm的芯片尺寸，标志着晶体管集成度的重大突破（系统创新）。
▸创新点2：四核双线程架构，每个核心支持双线程，结合6 MB三级缓存和Intel Cache Safe技术，显著提升了多任务处理能力和性能（架构创新）。
▸创新点3：高速串行互连技术，支持96 GB/s的处理器间峰值带宽和34 GB/s的内存峰值带宽，大幅提升了数据传输效率（电路创新）。
▸创新点4：集成双内存控制器和12端口交叉路由器，支持目录式缓存一致性协议，优化了多核间的通信和内存访问效率（系统创新）。
Abstract
er, Jayen Desai, Erin Francom,
Mike Gowan, Paul Gronowski, Dan Krueger, Charles Morganti, and Steve Troyer
Abstract—This paper describes an Itanium processor imple-
mented in 65 nm process with 8 layers of Cu interconnect. The
21.5 mm by 32.5 mm die has 2.05B transistors. The processor has
four dual-threaded cores, 30 MB of cache, and a system interface
that operates at 2.4 GHz at 105
C. High speed serial interconnects
allow for peak processor-to-processor bandwidth of 96 GB/s and
peak memory ba