JSSC 2009第1期Memory65nmSRAMProcessor/CPU

A 65 nm Sub- 86116Microcontroller With Integrated SRAM and Switched Capacitor DC

65纳米微控制器芯片集成SRAM和开关电容DC-DC转换器，支持300mV亚阈值操作

65nm CMOS, 300-600mV, 27.2pJ/cycle, 75%效率

亚阈值操作SRAM微控制器开关电容DC-DC转换器

▸创新点1：亚阈值操作技术 - 通过将供电电压降至器件阈值电压以下（300 mV至600 mV），显著降低逻辑和SRAM电路的能耗和漏电功率，同时采用定制亚阈值单元库和时序方法解决输出电压故障和传播延迟问题，实现27.2 pJ/cycle的超低能耗。

▸创新点2：8T SRAM单元设计 - 采用8晶体管（8T）位单元结构，增强读取稳定性，并通过外围辅助电路支持亚阈值电压下的读写操作，确保在300 mV至600 mV电压范围内可靠工作，解决了传统6T SRAM在低电压下的稳定性问题。

▸创新点3：集成开关电容DC-DC转换器 - 在芯片上集成高效的开关电容DC-DC转换器，支持10 μW至250 μW负载功率范围，转换效率超过75%，为亚阈值操作提供灵活且高效的电压调节方案。

▸创新点4：抗工艺变异技术 - 针对低电压下工艺变异效应显著的问题，提出综合设计方法（如定制时序和电压调节），确保逻辑和SRAM在亚阈值范围内的可靠性和性能一致性，支持300 mV的最低工作电压。

Abstract

Aggressive supply voltage scaling to below the de- vice threshold voltage provides signiﬁcant energy and leakage power reduction in logic and SRAM circuits. Consequently, it is a compelling strategy for energy-constrained systems with relaxed performance requirements. However, effects of process variation become more prominent at low voltages, particularly in deeply scaled technologies. This paper presents a 65 nm system-on-a-chip which demonstrates techniques to mitigate variation, enabling sub