JSSC 2009第1期Memory45nmSRAM

An 8 Mb SRAM in 45 nm SOI Featuring a Two-Stage Sensing Scheme and Dynamic Power

45nm SOI CMOS工艺下8Mb SRAM芯片，采用两级感应和动态功耗技术。

45nm SOI, 0.315μm²单元面积, 读功耗降低68%, 漏电功耗降低38%

低功耗存储器功耗门控SOISRAM

▸创新点1：两级体接触感应方案 - 该方法通过采用两级感应结构，显著降低了读取功耗，在恒定电压和频率下实现了68%的读取功耗改进。这是电路设计上的创新，通过优化感应路径和减少不必要的功耗损失。

▸创新点2：单器件动态漏电抑制方案 - 引入基于头部的动态漏电抑制技术，通过单器件控制，实现了38%的总宏漏电功耗降低，且无需唤醒周期要求。这是功耗管理上的创新，有效解决了SRAM的静态功耗问题。

▸创新点3：SOI SRAM单元设计优化 - 在45 nm SOI技术中克服了SRAM单元设计的挑战，实现了0.315 μm²的单元尺寸，同时降低了结电容和平均器件阈值电压，提升了整体性能。这是工艺与设计协同优化的创新。

▸创新点4：动态功耗与静态功耗的综合优化 - 结合两级感应和动态漏电抑制技术，实现了AC和DC功耗的双重优化，为嵌入式SRAM提供了高效的功耗解决方案。这是系统级功耗管理的创新。

Abstract

ld Pilo , Member , IEEE, John Andersen, Geordie Braceras, John Gabric, Daniel Geise, Steven Lamphier, and Y ue Tan , Member , IEEE Abstract—This paper describes an 8 Mb SRAM test chip that has been designed and fabricated in a 45 nm Silicon-On-Insulator (SOI) CMOS technology. The test chip comprises of sixteen 512 kb instances and is designed for use as the principal compilable one-port embedded-SRAM block in a 45 nm ASIC library. Chal- lenges associated with SRAM cell design in SOI are overcome