← 返回 JSSC 论文列表JSSC 2009第2期Memory90nmSRAM
A 32 kb 10T Sub-Threshold SRAM Array With Bit-Interleaving and Differential Read
提出一种差分10T SRAM单元，实现亚阈值稳定操作与抗软错误能力。
32kb阵列，90nm CMOS，亚阈值电压工作
亚阈值SRAM差分读取位交错软错误容错DCVSL
▸创新点1：差分10T位单元设计（电路创新） - 该论文提出了一种新型的10晶体管（10T）差分位单元设计，通过物理隔离读写路径，显著提高了亚阈值电压下的存储单元稳定性，同时支持160mV的超低电压工作。
▸创新点2：动态DCVSL读取补偿技术（电路创新） - 采用动态差分级联电压开关逻辑（DCVSL）读取方案，有效补偿了位线泄漏噪声导致的信号摆幅下降问题，提升了读取可靠性。
▸创新点3：高效位交错结构（系统创新） - 创新的阵列架构实现了高效的位交错布局，结合传统ECC纠错码，显著提升了抗多位软错误能力，解决了亚阈值SRAM的可靠性瓶颈。
▸创新点4：亚阈值能效优化（系统创新） - 实测数据显示，在90nm工艺下，10T单元泄漏功耗仅为6T单元的0.96-1.22倍，在保持稳定性的同时实现了接近传统6T的能效表现。
Abstract
im, Sang Phill Park , Student Member , IEEE, and Kaushik Roy , Fellow, IEEE
Abstract—Ultra-low voltage operation of memory cells has
become a topic of much interest due to its applications in very low
energy computing and communications. However, due to param-
eter variations in scaled technologies, stable operation of SRAMs
is critical for the success of low-voltage SRAMs. It has been shown
that conventional 6T SRAMs fail to achieve reliable subthreshold
operation. Hence, researchers have consi