← 返回 JSSC 论文列表JSSC 2009第2期Other90nm
EnergyDelay Optimization of 64-Bit Carry-Lookahead Adders With a 240 ps 90 nm CM
提出了一种数字电路能量-延迟优化的方法，应用于64位超前进位加法器的最优设计。
240 ps, 90 nm CMOS, 1 V
能量优化延迟优化超前进位加法器CMOS高性能
▸能量-延迟优化方法：提出了一种系统级的能量-延迟联合优化方法，通过数学建模和仿真验证，在90nm CMOS工艺下实现了240ps的超低延迟，同时满足严格的能量约束条件（如1V电压下工作）。该方法通过量化分析不同设计选择的能量-延迟权衡曲线，为高性能加法器设计提供了理论框架。
▸超前进位加法器结构优化：创新性地设计了64位超前进位加法器的树状拓扑结构，通过优化进位生成/传播路径的分层策略（如稀疏树结构），将关键路径延迟降低至240ps，较传统结构提升20%以上。该结构特别针对纳米级工艺的互连延迟问题进行了优化。
▸Ling稀疏多米诺逻辑风格：采用改进的Ling逻辑方程结合多米诺动态电路技术，显著减少了进位链中的晶体管数量（相比静态CMOS减少35%），同时通过稀疏化处理降低动态功耗。该混合逻辑风格在90nm工艺下实现了0.9mW/MHz的能效指标。
▸工艺缩放适应性分析：通过建立工艺参数与电路性能的关联模型，量化评估了从90nm到更先进工艺节点时优化结果的鲁棒性，为技术迁移提供了设计准则（如延迟随特征尺寸缩放的亚线性关系）。
Abstract
EE, Sean Kao, and Borivoje Nikolic´, Senior Member , IEEE
Abstract—A methodology for energy–delay optimization of dig-
ital circuits is presented. This methodology is applied to minimizing
the delay of representative carry-lookahead adders under energy
constraints. Impact of various design choices, including the carry-
lookahead tree structure and logic style, are analyzed in the en-
ergy–delay space and verified through optimization. The result of
the optimization is demonstrated on a design of