← 返回 JSSC 论文列表JSSC 2009第2期Digital Circuits0.18μm
HDTV1080p H264A VC Encoder Chip Design and Performance Analysis Zhenyu Liu Membe
本文提出了一种支持1080p H.264/AVC实时编码的芯片设计，采用三阶段宏块流水线架构。
0.18μm CMOS, 200MHz, 1.41W
H.264/AVC1080p硬件编码运动估计SoC
▸创新点1：高吞吐量整数运动估计 - 采用多级流水线和并行处理架构，显著提升运动估计的计算效率，支持1080p@30fps实时编码，吞吐量达到11.5 Gbps，属于系统创新。
▸创新点2：数据重用分数运动估计 - 通过优化数据存储和访问模式，减少内存带宽需求，利用局部数据复用技术降低功耗，属于算法与电路协同创新。
▸创新点3：硬件友好的帧内预测模式缩减 - 提出基于硬件实现的模式筛选算法，减少计算复杂度，同时保持编码质量，属于算法创新。
▸创新点4：嵌入式64 Mb System-in-Silicon DRAM - 集成大容量DRAM以缓解外部内存带宽压力，降低功耗至1.41W@200MHz，属于电路与系统协同创新。
Abstract
A H.264/A VC baseline-profile real-time encoder for
HDTV-1080p at 30 fps is proposed in this paper. On the basis
of the specifications and algorithm optimizations, the dedicated
hardware engines and one 32-bit Media embedded Processor
(MeP) equipped with hardware extensions are mapped into the
three-stage macroblock pipelining system architecture. This
paper describes the design considerations for chief components,
including high throughput integer motion estimation, data reusing
fractional motion