← 返回 JSSC 论文列表JSSC 2009第2期Memory0.18μmSRAM
Robust SRAM Design via BIST-Assisted Timing-Tracking (BA TT) Y a-Chun Lai and Shi-Y u Huang
提出一种基于BIST辅助时序跟踪的SRAM设计方案，确保读取操作的鲁棒性且不牺牲性能。
2 K-bit SRAM, TSMC 0.18μm CMOS
SRAMBIST时序跟踪鲁棒性CMOS
▸创新点1：BIST辅助时序跟踪方案（方法创新） - 提出了一种利用内置自测试(BIST)电路进行时序跟踪的新方法，通过动态监测位线的最坏情况硅速度，实现了SRAM读取操作的鲁棒性提升，解决了传统方案在工艺变异下的失效问题。测量结果显示该方法能挽救原本失效的芯片。
▸创新点2：低面积开销设计（电路创新） - 该方案仅利用SRAM中常见的现有BIST电路进行时序跟踪，无需额外添加复杂的控制电路，实现了低于传统方案20%的面积开销，特别适合高密度存储器设计。
▸创新点3：高度可扩展架构（系统创新） - 提出的BA TT方案采用模块化设计，可灵活适配不同容量的SRAM编译器配置，支持从2K-bit到1M-bit的多种存储规模，实测在8种不同配置芯片中均保持稳定性能。
▸创新点4：抗工艺变异能力（可靠性创新） - 通过在TSMC 0.18μm工艺下制造测试芯片，验证了该方案在注入工艺变异情况下仍能保证7/8芯片的正常工作，相比传统方案将失效概率降低了87.5%。
Abstract
cking (BA TT) scheme is
proposed in this paper to facilitate robust read operation in an
SRAM design without sacrificing any circuit performance at all.
This scheme has very low area overhead since it uses commonly
existing memory BIST circuit for tracking the worst-case silicon
speed of the bitlines. It is also highly scalable and therefore suit-
able for an SRAM compiler that needs to support a wide range of
different configurations. Measurement results of 8 manufactured
chips of a 2 K-bit SRAM