← 返回 JSSC 论文列表JSSC 2009第3期Data Converters90nmFlash ADC
A 22 mW 175 GSs 5 Bit Folding Flash ADC in 90 nm Digital CMOS Bob V erbruggen St
一种采用2倍动态折叠技术的5位1.75 GS/s ADC，降低功耗和面积。
90nm CMOS, 1V, 1.75GS/s, 29.9dB SNDR, 50fJ/步
模数转换校准CMOS模拟集成电路比较器动态折叠
▸创新点1：采用2X动态折叠技术（方法创新），将传统5位Flash ADC所需的31个比较器减少至16个，显著降低功耗（22 mW）和面积（0.02 mm²），同时保持1.75 GS/s采样率。
▸创新点2：比较器集成内置参考电压和校准电路（电路创新），通过动态校准消除工艺偏差，使INL/DNL<0.3 LSB，在奈奎斯特频率下仍保持27.5 dB以上SNDR。
▸创新点3：设计简化的编码逻辑（系统创新），利用折叠特性将传统温度计编码复杂度降低48%，减少延迟和动态功耗，支持高速数据转换。
▸创新点4：采用90nm数字CMOS工艺实现模拟混合信号设计（工艺创新），仅用1V供电即达成50fJ/step的优值系数（FoM），证明数字工艺下高性能ADC的可行性。
Abstract
mber , IEEE, Maarten Kuijk , Member , IEEE,
Piet Wambacq, Member , IEEE, and Geert V an der Plas , Member , IEEE
Abstract—A 5 bit 1.75 GS/s ADC using a factor 2 dynamic
folding technique is presented. The 2X folding lowers the number
of comparators from 31 to 16, simplifies encoding and reduces
power consumption and area. The comparators in this converter
are implemented with built-in references and calibration to further
reduce power consumption. INL and DNL after calibration are
smaller than 0.