JSSC 2009第3期Data Converters0.13μmSAR ADC

A 32 mW 125 GSs 6b 2bStep SAR ADC in 013 22m CMOS Zhiheng Cao Shouli Y an Member

采用0.13μm CMOS工艺实现1.25GS/s 6位SAR ADC，无校准下达到5.5b ENOB

1.25GS/s, 6bit, 32mW, 5.5b ENOB

SAR ADC时间交织高速转换低功耗无校准

▸创新点1：双SAR ADC时间交织架构（方法创新） - 通过时间交织两个SAR ADC实现1.25 GS/s的高采样率，解决了单通道SAR ADC在超高速采样时的时序限制问题，显著提升了系统整体吞吐量。

▸创新点2：2.5GHz内部时钟频率（电路创新） - 采用超高频内部时钟驱动，使每个SAR ADC在3个周期内完成6位转换，实现了125 GS/s的等效转换速率，突破了传统SAR ADC的速度瓶颈。

▸创新点3：无校准/后处理（系统创新） - 在不依赖任何离线校准、误差校正或后处理的情况下，直接实现5.5b ENOB@1.25 GS/s和5.8b ENOB@1 GS/s的高精度性能，简化了系统复杂度并降低了功耗。

▸创新点4：低功耗高效率设计（电路创新） - 整个ADC（含T/H和参考缓冲器）在1.25 GS/s下仅消耗32mW，功耗效率达0.256 pJ/conv-step，同时在0.13μm CMOS工艺中仅占用0.09mm²面积，展现了优异的能效比与集成度。

Abstract

A 1.25 GS/s 6b ADC is implemented in a 0.13 m digital CMOS process by time-interleaving two SAR ADCs with 2.5 GHz internal clock frequency that converts 6 bits in 3 cycles. 5.5b ENOB at 1.25 GS/s and 5.8b ENOB at 1 GS/s are achieved without any off-line calibration, error correction or post pro- cessing. The entire ADC consumes 32 mW at 1.25 GS/s including T/H and reference buffers, and occupies 0.09 mm /50.