← 返回 JSSC 论文列表JSSC 2009第3期RF & Wireless65nmPLL
A 3 GHz Fractional All-Digital PLL With a 18 MHz Bandwidth Implementing Spur Red
提出两种技术降低全数字分数锁相环的带内杂散，实现3 GHz频率合成。
3 GHz, 18 MHz带宽, 45 dBc带内杂散, 101 dBc/Hz带内噪声, 10 mW功耗
全数字锁相环分数频率合成时间数字转换器带内杂散CMOS
▸创新点1：提出了一种基于时间数字转换器（TDC）分辨率优化的带内杂散抑制方法，通过提高TDC分辨率并优化量化噪声分布，显著降低了带内杂散水平，使最坏情况下的带内杂散降低了10 dB以上。
▸创新点2：设计了一种非线性校正技术，有效抑制了TDC非线性引起的杂散再生问题，通过动态补偿TDC的非线性误差，进一步提升了系统的频谱纯度。
▸创新点3：实现了可编程带宽设计，支持从300 kHz到1.8 MHz的带宽调节，适应不同应用场景的需求，同时优化了系统的动态性能和噪声特性。
▸创新点4：采用65 nm CMOS工艺，芯片核心面积仅为0.4 mm²，功耗低于10 mW，在1.2 V电源电压下实现了高性能和低功耗的平衡。
Abstract
Digital implementation of analog functions is be-
coming attractive in CMOS ICs, given the low supply voltage of
ultra-scaled processes. Particularly, all-digital PLLs are being
considered for RF frequency synthesis. However, they suffer from
intrinsic deficiencies making them inferior to traditional analog
solutions. The investigation in this paper shows that in-band
output spurs, the major shortcoming of wideband divider-less
ADPLLs with respect to analog fractional PLLs, are intrinsic and
due