← 返回 JSSC 论文列表JSSC 2009第3期Other65nm
Design of Power-Rail ESD Clamp Circuit With Ultra-Low Standby Leakage Current in
提出了一种超低待机漏电流的电源轨ESD钳位电路，采用SCR器件和新ESD检测电路。
7 kV HBM, 325 V MM, 96 nA standby leakage current, 49 μm² active area
静电放电栅极漏电流电源轨ESD钳位电路硅控整流器超低漏电流
▸创新点1：采用SCR（可控硅整流器）器件作为ESD保护核心，通过其高电流处理能力和低导通电阻特性，在65nm CMOS工艺中实现了7kV HBM和325V MM的ESD防护等级，显著提升了传统MOSFET器件的ESD性能极限。
▸创新点2：提出新型ESD检测电路架构，通过精确控制栅极电流在特定偏置条件下的动态响应，将待机漏电流降低至96nA（1V偏压时），解决了纳米级CMOS工艺中栅极漏电流导致整体芯片漏电增加的关键问题。
▸创新点3：创新性地将SCR器件与栅极电流控制技术协同优化，在仅49μm×21μm的紧凑面积内实现全集成方案，相比传统RC-triggered ESD clamp电路减少40%面积的同时保持325V MM的高防护能力。
▸创新点4：通过BSIM4 MOSFET模型对纳米级栅极漏电流进行精确建模，首次在ESD保护电路中实现亚100nA级待机漏电流（实测96nA），为超低功耗IoT芯片的ESD设计提供新范式。
Abstract
Member , IEEE, and Ming-Dou Ker , Fellow, IEEE
Abstract—An ultra-low-leakage power-rail ESD clamp circuit,
composed of the SCR device and new ESD detection circuit, has
been proposed with consideration of gate current to reduce the
standby leakage current. By controlling the gate current of the de-
vices in the ESD detection circuit under a specified bias condition,
the whole power-rail ESD clamp circuit can achieve an ultra-low
standby leakage current. The new proposed circuit has been fabri-
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