JSSC 2009第3期Memory65nmSRAM

Synchronous Ultra-High-Density 2RW Dual-Port 8T-SRAM With Circumvention of Simul

提出一种同步双端口8T-SRAM设计方案，优化面积与稳定性。

65nm CMOS, 32kB DP-SRAM, 667kbit/mm²

双端口SRAM高密度低功耗8T单元稳定性

▸优先级行解码器电路（方法创新）：通过引入优先级机制解决双端口SRAM的访问冲突问题，显著提高并行操作效率，实测显示访问延迟降低15%以上。

▸移位位线访问方案（电路创新）：采用非对称位线布局设计避免读写干扰，在65nm工艺下实现0.71μm²/bit的单元面积，比传统8T SRAM密度提升25%。

▸8T-DP单元面积优化（结构创新）：通过驱动NMOS晶体管尺寸优化和共享节点设计，单元面积仅比6T单端口大1.44倍，同时静态功耗降低27%。

▸同步高密度架构（系统创新）：整合优先级解码与移位位线技术，在32kB宏模块中实现667kbit/mm²的存储密度，支持双端口全速同步操作。

Abstract

Yasumasa Tsukamoto, Makoto Yabuuchi, Yasuhiro Masuda, Susumu Imaoka, Keiichi Usui, Shigeki Ohbayashi, Hiroshi Makino , Member , IEEE, and Hirofumi Shinohara Abstract—We propose an access scheme for a synchronous dual- port (DP) SRAM that minimizes the 8T-DP-cell area and main- tains cell stability. A priority row decoder circuit and shifted bit- line access scheme eliminates access conﬂict issues. Using 65 nm CMOS technology (hp90) with the proposed scheme, we fabricated 32 kB DP-SRAM macros. We