JSSC 2009第4期Memory65nmSRAM

A 07 V Single-Supply SRAM With 0495 22m50Cell in 65 nm Technology Utilizing Self

提出一种新型低电压高密度SRAM架构，采用自写回感应放大器提升稳定性。

0.7V单电源供电，0.495μm²/50cell，65nm CMOS工艺

低功耗设计分体位线超高密度单元SRAM单电源供电

▸创新点1：自写回感应放大器（Self-write-back sense amplifier）技术，通过在0.6V低电压下将单元故障率降低两个数量级以上，显著提升了SRAM在低压操作下的可靠性（方法创新）。

▸创新点2：级联位线方案（Cascaded bit line scheme）通过优化位线层次结构，避免了额外的工艺层需求，降低了制造成本并简化了设计流程（电路创新）。

▸创新点3：0.7V单电源供电设计（Single-supply design）实现了低成本、低功耗的系统集成，特别适用于便携式电子设备（系统创新）。

▸创新点4：采用65nm CMOS技术实现0.495μm²/50cell的超高密度存储单元，在保持性能的同时显著提高了存储密度（工艺创新）。

Abstract

ine Scheme Keiichi Kushida, Azuma Suzuki, Gou Fukano, Atsushi Kawasumi, Osamu Hirabayashi, Y asuhisa Takeyama, Takahiko Sasaki, Akira Katayama, Y uki Fujimura, and Tomoaki Y abe , Member , IEEE Abstract—We proposed a novel SRAM architecture with a high- density cell in low-supply-voltage operation. A self-write-back sense ampliﬁer realizes cell failure rate improvement by more than two orders of magnitude at 0.6 V. A cascaded bit line scheme saves additional process cost for hierarchical bit lin