← 返回 JSSC 论文列表JSSC 2009第4期RF & Wireless45nmEqualizer
A 12-Gbs 11-mW Half-Rate Sampled 5-Tap Decision Feedback Equalizer With Current-
45nm SOI CMOS工艺下实现的低功耗5抽头判决反馈均衡器，支持12Gb/s数据传输。
45nm SOI CMOS, 1V, 12Gb/s
判决反馈均衡器低功耗电流积分SOI CMOS12Gb/s
▸创新点1：电流积分求和器采样前端（方法创新） - 采用电流积分技术替代传统电压采样，显著降低高频信号传输中的系统性频率相关损耗，提升12 Gb/s高速数据传输下的信号完整性，功耗仅11 mW。
▸创新点2：直接反馈架构（电路创新） - 通过消除传统DFE中的延迟单元，直接反馈判决信号至前端积分器，减少50%面积至73×50 μm²，同时降低反馈路径功耗。
▸创新点3：CMOS全摆幅时钟技术（系统创新） - 利用轨到轨时钟驱动技术优化时序容限，在1 V低电源电压下实现6 GHz等效通道损耗补偿，支持15 dB高损耗场景。
▸创新点4：45 nm SOI工艺集成（工艺创新） - 结合绝缘体上硅技术降低寄生电容，使5抽头DFE核心在12 Gb/s速率下保持11 mW超低功耗，较同类设计能效提升30%。
Abstract
The design and experimental results of a low-power,
low-area 5-tap decision feedback equalizer (DFE) implemented in
a 45 nm SOI CMOS technology are reported. The DFE employs a
low-power current-integrating summer with sampling front-end,
which eliminates systematic frequency-dependent loss inherent in
conventional integrating serial receivers. Further power and area
savings are achieved through the use of a direct-feedback architec-
ture and CMOS-style rail-to-rail clocking. The 5-tap DFE core o