← 返回 JSSC 论文列表JSSC 2009第4期Clocking & PLLs65nm
A 167-Processor Computational Platform in 65 nm CMOS
一款65纳米CMOS工艺的167处理器计算平台，支持动态电压频率调节。
1.2 GHz@1.3V, 1.07 GHz@1.2V, 66 MHz@0.675V, 44 pJ/op@1.2V, 9.2 pJ/op@0.675V
多处理器动态电压调节CMOS电路交换网络能量效率
▸创新点1：动态电压频率调节（DVFS）技术，通过每个处理器独立的动态供电电压和时钟频率调节，实现了从1.3V/1.2GHz到0.675V/66MHz的宽范围调节，在1.2V时功耗47.5mW（100%负载），0.675V时功耗仅608μW，能效比提升显著（系统创新）
▸创新点2：可配置电路交换网络，采用独特的拓扑结构支持长距离通信，解决了多处理器阵列的互连瓶颈问题，同时提供低延迟和高吞吐量的数据传输（系统架构创新）
▸创新点3：本地全独立可编程振荡器，每个处理器配备动态可暂停的数字可编程时钟源，实现了处理器级时钟域隔离和精细功耗管理，最高频率达1.2GHz（电路级创新）
▸创新点4：高密度处理器集成，在65nm工艺下实现0.17mm²/处理器的面积效率，同时支持44pJ/op（1.2V）和9.2pJ/op（0.675V）的超低能耗运算（工艺与设计协同优化）
Abstract
A 167-processor computational platform consists of
an array of simple programmable processors capable of per-pro-
cessor dynamic supply voltage and clock frequency scaling, three
algorithm-specific processors, and three 16 KB shared memories;
and is implemented in 65 nm CMOS. All processors and shared
memories are clocked by local fully independent, dynamically
haltable, digitally-programmable oscillators and are intercon-
nected by a configurable circuit-switched network which supports
long-dista