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JSSC 2009第4期Memory65nm

A 16 GbsLink 64 GBs Bidirectional Asymmetric Memory Interface Haechang Lee Membe

一篇关于16 Gb/s双向非对称内存接口的IEEE JSSC论文,采用65nm CMOS工艺实现高性能数据传输。
16 Gb/s, 15 dB Nyquist损耗, 控制器13 mW/Gb/s, DRAM PHY 8 mW/Gb/s
高速内存接口CMOS均衡技术时序校准DRAM
创新点1:非对称均衡技术(方法创新) - 通过针对控制器和DRAM端的不同信道损耗特性,采用非对称均衡策略,优化信号完整性,在15 dB Nyquist损耗信道下实现16 Gb/s传输,显著提升带宽利用率。
创新点2:非对称时序校准(系统创新) - 针对双向链路中读写路径的时序差异,独立校准控制器与DRAM端的时钟相位,实现0.19 UI的时序裕度(BER 1e-12),解决双向同步难题。
创新点3:电感基LC PLL(电路创新) - 采用片上电感结构的LC PLL替代传统环形振荡器,降低时钟抖动,支撑2.8 (控制器)和1.4 (DRAM)的UI/FO4比值,满足高速时序要求。
创新点4:数据依赖调节器(电路创新) - 根据数据传输模式动态调整供电电压,结合多相位错误校正技术,将功耗降至13 mW/Gb/s (控制器)和8 mW/Gb/s (DRAM),实现能效优化。
Abstract
, Jung-Hoon Chun , Member , IEEE, Ting Wu, Member , IEEE, Y ohan Frans, Member , IEEE, Brian Leibowitz , Member , IEEE, Nhat Nguyen, T. J. Chin, Kambiz Kaviani, Member , IEEE, Jie Shen, Xudong Shi, Wendemagegnehu T. Beyene , Senior Member , IEEE, Simon Li, Reza Navid , Member , IEEE, Marko Aleksic , Member , IEEE, Fred S. Lee , Member , IEEE, Fredy Quan, Jared Zerbe, Member , IEEE, Rich Perego, and Fariborz Assaderaghi , Senior Member , IEEE Abstract—This paper describes a bidirectional, differe