JSSC 2009第4期Data Converters65nmFlash ADC

A Low Power 6-bit Flash ADC With Reference V oltage and Common-Mode Calibration Chun-Ying Chen, Michael Q. Le , Member , IEEE, and Kwang

提出一种采用参考电压和共模校准的低功耗6位闪存ADC

65nm CMOS, 1.2V, 800MS/s, 12mW

低功耗ADC校准闪存CMOS

▸创新点1：参考电压校准技术（方法创新） - 论文提出了一种动态调整差分和共模参考电压的技术，通过校准显著提高了ADC的线性度，解决了传统Flash ADC在低功耗设计下线性度下降的问题。该校准技术使得在65 nm CMOS工艺下仍能保持高精度。

▸创新点2：共模校准技术（电路创新） - 通过引入共模电压校准机制，有效抑制了器件失配导致的共模偏移，从而提升了ADC的整体性能。这一技术在800 MS/s的高采样率下仍能保持稳定，功耗仅为12 mW。

▸创新点3：小尺寸器件降低功耗（系统创新） - 论文采用最小尺寸器件（W/Lmin）设计比较电路，显著降低了功耗，同时通过校准技术补偿了因器件尺寸缩小带来的失配问题。这一设计在1.2 V电源电压下实现了12 mW的低功耗。

▸创新点4：混合信号校准技术（方法创新） - 结合模拟和数字校准技术，论文提出了一种混合信号校准方法，能够在高采样率（800 MS/s）下实时校准ADC的参考电压和共模电压，确保了系统的稳定性和精度。

Abstract

Kwang Young Kim Abstract—In this paper, a low power 6-bit ADC that uses refer- ence voltage and common-mode calibration is presented. A method for adjusting the differential and common-mode reference voltages used by the ADC to improve its linearity is described. Power dissi- pation is reduced by using small device sizes in the ADC and relying on calibration to cancel the large non-ideal offsets due to device mismatches. The ADC occupies 0.13 mm /50in 65 nm CMOS and dissipates 12 mW at a sample