JSSC 2009第4期Digital Circuits90nmProcessor/CPU

A Sub-/22s Wake-Up Time Power Gating Technique With Bypass Power Line for Rush Current Support Ken-ichi Kawasaki, Tetsuyoshi Shiota

开发了一种用于低功耗SoC的亚22秒唤醒时间电源门控技术，通过两种电源开关和旁路电源线抑制电源电压波动。

90nm CMOS, 0.24μs唤醒时间, 2.5mV电源波动, 面积开销<1%

电源门控浪涌电流待机漏电唤醒时间低功耗SoC

▸创新点1：采用双电源开关架构（方法创新），通过组合使用高响应速度开关和低漏电开关，在保证快速唤醒（0.24μs）的同时有效控制漏电流，解决了传统单开关方案在速度与漏电间的矛盾。

▸创新点2：设计独立旁路电源线（电路创新），通过物理隔离的供电路径分流浪涌电流，将2M门级电路的电源波动抑制至2.5mV，相比传统共享电源线方案波动降低80%以上。

▸创新点3：提出动态电压波动补偿机制（系统创新），在唤醒阶段实时监测供电网络噪声，结合开关时序控制算法动态调整旁路电流，确保核心电路在极限低电压（接近操作阈值）下的稳定性。

▸创新点4：实现超低面积开销（实现创新），通过优化开关单元布局与旁路线布线策略，在90nm工艺下使整体面积开销小于芯片总面积的1%，较同类技术减少50%以上。

Abstract

ta, Koichi Nakayama, and Atsuki Inoue , Member , IEEE Abstract—A sub- s wake-up time power gating technique was developed for low-power SoCs. It uses two types of power switches and a separated power line bypassing rush current to suppress power-supply-voltage ﬂuctuation. We applied this technique to a heterogeneous dual-core microprocessor fabricated in 90 nm CMOS technology. When wake-up time on the 2M-gate scale circuit was set to 0.24 s, the supply voltage ﬂuctuation was suppressed to 2.5 m