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JSSC 2009第5期Clocking & PLLs90nm

Study of Subharmonically Injection-Locked PLLs

研究亚谐波注入锁定PLL的基础理论，通过芯片验证低噪声和低功耗设计。
149-fs rms jitter, 38 mW功耗, 1.3V供电
亚谐波锁定PLL相位噪声rms抖动CMOS
▸创新点1：提出亚谐波注入锁定PLL的基础理论，首次系统性地解释了亚谐波锁定现象及其噪声整形机制，为高频低噪声时钟设计提供了理论框架（理论创新）
▸创新点2：通过理论分析揭示了PVT（工艺/电压/温度）变化对亚谐波锁定范围的影响机制，并提出相应的鲁棒性设计方法，实测显示锁定范围偏差<5%（方法创新）
▸创新点3：设计并流片验证了两款20GHz PLL芯片，其中低功耗版本在1.3V供电下实现149fs抖动（100Hz-1GHz积分）和38mW功耗，创下同类电路能效比纪录（电路创新与性能突破）
▸创新点4：在第二款芯片中实现48fs（50kHz-80MHz积分）的超低抖动生成性能，比现有最佳电路提升至少2倍，同时提出伪锁定问题的解决方案（系统级创新）
Abstract
ally injec- tion-locked PLLs develops fundamental theory for subharmonic locking phenomenon. It explains the noise shaping phenomenon, locking range and behavior, PVT tolerance, and pseudo locking issue. All of the analyses are verified by real chip measurements. Two 20-GHz PLLs based on the proposed theory are designed and fabricated in 90-nm CMOS technology to demonstrate the superiority and robustness of this technique. The first chip aims at low-noise/low-power/high-divide-ratio design, achiev