← 返回 JSSC 论文列表JSSC 2009第6期RF & Wireless90nm
A 100 MSs 4 MHz Bandwidth 70 dB SNR 16ADC in 90 nm CMOS Yoshihisa Fujimoto Membe
本文介绍了一种90nm CMOS工艺下的高速16位ADC，用于数字电视接收器。
90nm CMOS, 100MS/s, 4MHz带宽, 69.95dB SNR
高速ADCΣΔ调制器三重采样数字信号处理CMOS工艺
▸创新点1：开关电容四阶单环ΣΔ调制器（电路创新）：采用四阶单环结构，显著提升了调制器的噪声整形能力，实现了69.95 dB的高信噪比（SNR），适用于宽带信号处理。
▸创新点2：三重采样技术（方法创新）：通过三重采样技术有效降低了功耗，同时保持了100 MS/s的高采样率，提升了ADC的整体能效比。
▸创新点3：两步求和方案（电路创新）：采用两步求和方案优化了信号处理路径，减少了电路复杂度，同时提高了信号处理的精度和速度。
▸创新点4：数字信号处理模块集成（系统创新）：在同一芯片上集成了数字信号处理模块，包括基于多相IIR滤波器的抽取滤波器和双路径格波数字IIR滤波器，实现了高效的信号处理与通道选择。
Abstract
This paper describes the results of an implementation
of a high speed /1/6 ADC in 90 nm CMOS process, which is
developed for a direct-conversion digital TV receiver. The /1/6
ADC is based on a switched-capacitor fourth-order single-loop
/1/6 modulator with a 4-bit quantizer. The ADC uses a triple
sampling technique and a two-step summation scheme for low
power and high speed operation. Also, a digital signal processing
block, including a decimation filter, a channel selection filter and
a digital