JSSC 2009第6期Data Converters0.18μm SiGe BiCMOSFlash ADC

A 35-GSs 4-Bit Flash ADC With Active Data and Clock Distribution Trees Shahriar

提出一种35-GS/s 4位闪存ADC，采用主动数据和时钟分布树技术，省略THA以提升性能。

35-GS/s, 4-bit, 3.7 ENOB, 8 GHz带宽, 4.5W功耗

闪存ADC时钟分布数据树BiCMOS高带宽

▸创新点1：主动数据和时钟分布树技术（系统创新） - 采用全对称线性BiCMOS缓冲器构建数据树，实现16 GHz的3-dB带宽，显著降低毫米波频率下的时钟和数据路径失配导致的偏斜问题，提升ADC整体性能。

▸创新点2：可禁用全速率输入THA（电路创新） - 通过设计可禁用THA，避免了传统THA引入的非线性失真，在THA禁用状态下，ENOB保持在3位以上，输入频率可达11 GHz，SFDR优于26 dB。

▸创新点3：对称线性BiCMOS缓冲器数据树（电路创新） - 采用BiCMOS工艺实现高线性度缓冲器，确保数据分布的低失真和低偏斜，支持35 GS/s的高速采样，同时集成DAC功能便于测试。

▸创新点4：高性能指标验证（方法创新） - 在0.18μm SiGe BiCMOS工艺下实现3.7 ENOB和8 GHz有效分辨率带宽，功耗4.5 W，芯片面积2.5 mm × 3.2 mm，展示了毫米波ADC的高效设计方法。

Abstract

This paper presents a 35-GS/s, 4-bit ﬂash ADC-DAC with active data and clock distribution trees. At mm-wave clock frequencies, skew due to mismatch in the clock and data distribu- tion paths is a signiﬁcant challenge for both ﬂash and time-inter- leaved converter architectures. A full-rate front-end track and hold ampliﬁer (THA) may be used to reduce the effect of skew. How- ever, it is found that the THA output must then be distributed to the comparators with a bandwidth greater than the sampli