← 返回 JSSC 论文列表JSSC 2009第7期Data Converters90nm
A 575 to 44 Gbs Quarter Rate CDR With Data Rate Selection in 90 nm Bulk CMOS Luc
一款在90纳米CMOS工艺中实现的5.75至44 Gb/s四分之一速率时钟数据恢复电路
5.74 mW/(Gb/s), 44 Gb/s, 0.2 mm²
时钟数据恢复CMOS相位跟踪带宽增强数字延迟锁定环
▸创新点1：数据速率选择逻辑（系统创新）。该CDR电路通过引入数据速率选择逻辑，实现了单芯片内覆盖5.75至44 Gb/s的全范围数据速率，显著提升了系统的灵活性和适应性，满足了不同应用场景的需求。
▸创新点2：带宽增强技术（电路创新）。在90 nm CMOS工艺下，通过采用带宽增强技术，优化了八路并行差分主从触发器的性能，确保了在高数据速率下的稳定采样，提升了系统的整体带宽和信号处理能力。
▸创新点3：数字延迟锁定环实现的相位跟踪环（方法创新）。采用数字延迟锁定环（DLL）实现相位跟踪环，使其对工艺偏差具有免疫性，提高了系统的鲁棒性和精度，同时降低了设计复杂度。
▸创新点4：低功耗设计（系统创新）。该CDR电路在44 Gb/s的最大数据速率下，功耗仅为5.74 mW/(Gb/s)，符合国际半导体技术路线图对90 nm CMOS串行I/O链路的功耗要求，显著降低了能耗。
Abstract
n , Student Member , IEEE, Alex Huber , Member , IEEE,
Martin Schmatz, Member , IEEE, and Heinz Jäckel , Member , IEEE
Abstract—This paper presents a quarter-rate clock and data
recovery (CDR) circuit for plesiochronous serial I/O-links. The
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-oversampling phase-tracking CDR, implemented in 90 nm
bulk CMOS technology, covers the whole range of data rates from
5.75 to 44 Gb/s realized in a single IC by the novel feature of a data
rate selection logic. Input data are sampled with eight parallel
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