← 返回 JSSC 论文列表JSSC 2009第8期RF & Wireless0.18μm CMOS
A 5-Gbspin Transceiver for DDR Memory Interface With a Crosstalk Suppression Sch
提出一种用于DDR内存接口的5Gbps收发器，采用串扰抑制方案以提高信号完整性。
5 Gb/s, 52.82 ps peak-to-peak jitter
CMOS串扰DDR内存接口信号完整性
▸创新点1：串扰抑制方案 - 通过引入交错内存总线拓扑和毛刺消除器，有效降低了内存通道中的串扰引起的失真，提高了信号完整性。具体表现为眼图宽度和高度分别提升了28.3%和11.1%，输出数据的峰峰值抖动仅为52.82 ps。
▸创新点2：交错内存总线拓扑 - 采用了一种新颖的交错总线布局方法，显著减少了并行总线中相邻通道之间的耦合效应，从而在高密度PCB布线环境下实现了更高的数据传输速率（5 Gb/s/pin）。
▸创新点3：毛刺消除器 - 设计了一种专用的毛刺消除电路，能够动态检测并消除由串扰引起的信号毛刺，进一步提升了系统的稳定性和可靠性，降低了误码率。
▸创新点4：高性能收发器设计 - 基于0.18微米CMOS工艺实现的收发器，在5 Gb/s的高速率下仍能保持优异的性能表现，适用于高带宽DRAM接口的3D图形处理等应用场景。
Abstract
enior Member, IEEE, Kwang-Il Park, Y oung-Hyun Jun,
Joo Sun Choi, and Kinam Kim , Fellow, IEEE
Abstract—A 5-Gb/s/pin transceiver for DDR memory interface
is proposed with a crosstalk suppression scheme. The proposed
transceiver implements a staggered memory bus topology and
a glitch canceller to suppress crosstalk-induced distortions in a
memory channel. The transceiver is implemented using 0.18
m
CMOS process and operates at 5 Gb/s. The results demonstrate
widened eye diagram and lower bit erro