← 返回 JSSC 论文列表JSSC 2009第9期Data Converters0.13 μmNeural Network Accelerator
A 10 MS/s 11-bit 0.19 mm /50Algorithmic ADC With Improved Clocking
提出一种采用改进时钟方案的10 MS/s 11位算法ADC，具有0.19 mm²面积和低功耗。
10 MS/s, 11-bit, 0.19 mm², 3.5 mA, 3 V
算法ADC时钟方案放大器共享直流偏移消除输入记忆效应抑制
▸创新点1：改进时钟方案（系统创新） - 通过优化时钟分配网络和时序控制，显著提升算法型ADC的转换速度至10 MS/s，突破了传统算法型ADC的速度限制，同时保持高精度（11-bit）。
▸创新点2：放大器共享（电路创新） - 在多个转换阶段复用同一运算放大器，减少硬件开销，将芯片有效面积压缩至0.19 mm²，并降低功耗至3.5 mA@3V。
▸创新点3：直流偏移消除（电路创新） - 采用动态校准技术消除放大器固有偏移，提升线性度，使SFDR达到69 dB，SNDR提升至56 dB。
▸创新点4：输入记忆效应抑制（方法创新） - 通过引入新型采样保持电路结构，减少电荷注入与时钟馈通效应，确保输入信号完整性，进一步改善SNR至58 dB。
Abstract
A 10 MS/s 11-bit algorithmic ADC with an active area
of 0.19 mm/50is presented. Using an improved clocking scheme, this
design overcomes the speed limit of algorithmic ADCs. The pro-
posed ADC employs amplifier sharing, DC offset cancellation, and
input memory effect suppression, resulting in reduced area and
power , and high linearity. The ADC implemented in a 0.13
m
thick gate-oxide CMOS process achieves 69 dB SFDR, 58 dB SNR,
and 56 dB SNDR, while consuming 3.5 mA from a 3 V supply.