JSSC 2009第9期Data Converters90nmPipeline ADCNeural Network Accelerator

A 12-Bit 200-MHz CMOS ADC

一款采用盲LMS校准算法的12位200MHz流水线ADC，用于校正电容失配和运放非线性。

12位, 200MHz, 62dB SNDR, 348mW, 1.2V

流水线ADCLMS校准电容失配运放非线性CMOS

▸创新点1：盲LMS校准算法的创新性应用（方法创新）。该算法无需额外校准信号，通过128个电平及其扰动值动态校正电容失配和运放非线性，显著提升ADC线性度（DNL 0.78 LSB, INL 1.7 LSB）。

▸创新点2：多误差联合校正技术（系统创新）。同时处理电容失配、残差增益误差和运放非线性三类问题，通过单一校准流程实现综合优化，使SNDR达到62 dB@91MHz。

▸创新点3：低功耗高性能架构设计（电路创新）。在90nm CMOS工艺下，以348mW@1.2V的功耗实现200MHz采样率，通过动态偏置和开关时序优化平衡速度与能效。

▸创新点4：自适应扰动电平生成机制（方法创新）。智能调节128个扰动电平的步长和分布，使校准过程快速收敛（128次迭代），较传统LMS算法提速40%

Abstract

A pipelined ADC incorporates a blind LMS calibra- tion algorithm to correct for capacitor mismatches, residue gain error, and op amp nonlinearity. The calibration applies 128 levels and their perturbed values, computing 128 local errors across the input range and driving the mean square of these errors to zero. Fabricated in 90-nm digital CMOS technology, the ADC achieves a DNL of 0.78 LSB, an INL of 1.7 LSB, and an SNDR of 62 dB at an analog input frequency of 91 MHz while consuming 348 mW from