JSSC 2009第9期Power Management0.18μmTDCDLL

A 7 ps Jitter 0053 mm 50Fast Lock All-Digital DLL With a Wide Range and High Res

本文提出了一种宽范围高分辨率的全数字延迟锁定环，具有低抖动和快速锁定时间。

0.18μm CMOS, 440 MHz to 1.5 GHz, 7 ps jitter, 43 mW, 0.053 mm²

延迟锁定环占空比校正器时间数字转换器精细代码生成器范围倍增器

▸自校准方案减少相位误差和抖动：采用自我校准技术动态调整延迟锁定环（DLL）参数，显著降低相位误差至7 ps峰峰值抖动，同时优化锁定时间至15个周期内（方法创新）。

▸范围倍增器扩展工作频率范围：通过创新的电路设计实现频率范围倍增（440 MHz至1.5 GHz），仅以可忽略的功耗和面积代价提升工作范围（电路创新）。

▸加权信号发生器提高高频率下的分辨率：在数字占空比校正器（ADDCC）中引入加权信号生成机制，解决高频下分辨率下降问题，确保全频率范围内精确的50%占空比校正（系统创新）。

▸时间数字转换器（TDC）与时钟同步延迟（CSD）协同设计：结合TDC的高精度时间测量和CSD的同步控制，实现快速锁定和低抖动性能（混合信号设计创新）。

Abstract

nghoon Song , Member , IEEE, Hyunsoo Chae, and Chulwoo Kim, Senior Member , IEEE Abstract—This paper presents a fast lock all-digital delay-locked loop (ADDLL) with a wide range and high resolution all-digital duty cycle corrector (ADDCC), which achieves low jitter, fast lock time, and accurate 50% duty cycle correction with a clock-synchro- nized delay (CSD) and time-to-digital converter (TDC) schemes. The ADDLL uses a self-calibration scheme to reduce the phase error and jitter, and a range do