← 返回 JSSC 论文列表JSSC 2009第9期Data Converters0.18μmPipeline ADCOp-Amp
A Low Power Pipelined ADC Using Capacitor and Opamp Sharing Technique With a Scheme to Cancel the Effect of Signal Dependent Kickback Naga Sasidhar
提出一种新型电容和运放共享技术，实现低功耗流水线ADC设计。
0.18μm CMOS, 1.8V, 80MS/s
低功耗流水线ADC电容共享运放共享信号处理
▸创新点1：电容和运放共享技术（方法创新） - 通过动态共享电容和运算放大器资源，显著降低功耗和芯片面积，在80 MS/s采样率下实现36 mW总功耗，其中模拟部分仅消耗24 mW。
▸创新点2：信号相关回踢/电容记忆效应消除技术（电路创新） - 提出无需采样保持电路的新型补偿方法，在50 MHz高频输入时仍保持66.7 dB SFDR和53.2 dB SNDR的稳定性能。
▸创新点3：无采样保持电路的系统架构创新 - 通过创新的时序控制和信号路径设计，在11位精度下实现2.2 mm²的小面积布局，同时维持1 MHz至50 MHz宽频带内一致的动态性能。
▸创新点4：低功耗混合信号设计优化（系统创新） - 采用0.18μm CMOS工艺，在1.8V供电电压下实现模拟/数字功耗的精准分配，数字部分功耗控制在12 mW以内，整体能效比优于同类设计。
Abstract
A new capacitor and opamp sharing technique that enables a very efficient low-power pipeline ADC design is pro- posed. A new method to cancel the effect of signal-dependent kick-back or memory effect in capacitors in the absence of a sample and hold is also presented. Fabricated in a 0.18 /109CMOS process, the prototype 11-bit pipelined ADC occupies 2.2 /109/109/50 of active die area and achieves 66.7 dB SFDR and 53.2 dB SNDR when a 1 MHz input signal is digitized at 80 MS/s. The SFDR and SNDR are unchanged for a 50 MHz input signal. The prototype ADC consumes 36 mW at 1.8 V supply, of which the analog portion consumes 24 mW.