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JSSC 2009第9期Clocking & PLLs90nmDLLClock Generation

An 8-GHz to 10-GHz Distributed DLL for Multiphase Clock Generation Keng-Jan Hsia

提出一种用于多相时钟生成的低抖动、高相位精度的分布式DLL，工作频率8-10GHz。
90nm CMOS, 1.0V, 15mA, 293.3fs RMS抖动, 1.4ps最大相位失配
多相时钟发生器延迟锁定环低抖动分布式DLLCMOS
▸创新点1：分布式DLL架构（系统创新） - 通过分布式相位检测器（PD）和电压/电流（V/I）阵列独立调节每个延迟单元，显著提升了多相时钟的相位精度（最大相位失配仅1.4 ps），解决了传统DLL因工艺/电压/温度变化导致的器件失配问题。
▸创新点2：离散时间模型及稳定性分析（方法创新） - 首次提出针对分布式DLL的离散时间数学模型，为系统稳定性与噪声特性提供了理论分析框架，指导了低抖动（实测rms抖动293.3 fs）电路设计。
▸创新点3：58%的抖动抑制能力（电路创新） - 采用分布式控制架构和优化噪声设计，在8-10 GHz高频范围内实现58%的抖动抑制，功耗仅15 mW（1.0 V供电），面积效率达0.03 mm²（90 nm CMOS）。
▸创新点4：高频多相时钟生成（应用创新） - 在8-10 GHz频段生成五相时钟，扩展了DLL在高速时间交织ADC和CDR系统中的应用场景，实测性能满足高SNDR需求。
Abstract
L (DDLL) with low jitter and high phase accuracy is proposed for the multiphase clock generator. The high-speed multiphase clock generator produces a five-phase clock at a frequency range of 8 to 10 GHz. Additionally, the discrete- time model for the distributed DLL and the analysis about stability and noise are proposed in this work. The measured rms jitter is 293.3 fs and the maximum phase mismatch is 1.4 ps. The proposed architecture can suppress the jitter by 58%. The distributed DLL occupies