← 返回 JSSC 论文列表JSSC 2009第9期Clocking & PLLs65nmVCO
Minimizing the Supply Sensitivity of a CMOS Ring Oscillator Through Jointly Bias
通过联合偏置电源和控制电压，提出了一种最小化CMOS环形振荡器电源敏感性的方法。
5.12-GHz输出时钟的rms抖动从6.41 ps降至2.38 ps
CMOS环形振荡器联合偏置电源敏感性相位锁定环抖动优化
▸创新点1：联合偏置技术（方法创新） - 通过同时调节电源电压和控制电压的偏置，实现了对CMOS环形振荡器电源敏感性的动态补偿，显著降低了电源噪声对振荡器性能的影响。
▸创新点2：降低电源敏感性（电路创新） - 利用环形振荡器的负静态电源敏感性特性，通过优化偏置电压组合，将5.12GHz输出时钟的RMS抖动从6.41ps降低至2.38ps，提升了抗电源波动能力。
▸创新点3：补偿环路滤波器中的寄生电容噪声（系统创新） - 该技术可有效补偿PLL环路滤波器中寄生电容引起的噪声耦合，提高了整体系统的稳定性和噪声抑制性能。
▸创新点4：65nm工艺实现（工艺创新） - 在65nm CMOS工艺中成功实现了电荷泵PLL与环形振荡器的集成，验证了该技术在先进工艺节点下的可行性和鲁棒性。
Abstract
n Hsieh, Student Member , IEEE, Jay Maxey, and Chih-Kong Ken Yang , Senior Member , IEEE
Abstract—A method to minimize the supply sensitivity of a
CMOS ring oscillator is proposed through joint biasing of the
supply and the control voltage. The technique can supplement
a number of common supply rejection techniques and can be
exploited to compensate for the noise coupling caused by the
parasitic capacitance in the loop filter of a phase-locked loop
(PLL). The proposed CMOS ring oscillator is desi