← 返回 JSSC 论文列表JSSC 2009第10期Power ManagementPLLTDC
A Low-Noise Wideband Digital Phase-Locked Loop Based on a Coarse–Fine Time-to-Digital Converter With
本文介绍了一种基于粗-细时间数字转换器的低噪声宽带数字锁相环设计。
400kHz环路带宽，25MHz参考频率，0.3 RMS相位误差
数字锁相环时间数字转换器时间放大粗-细架构宽带调制
▸创新点1：高分辨率时间数字转换器（TDC）采用粗-精架构（Coarse-Fine Architecture），通过两级量化实现ps级时间分辨率（RMS <1 ps），显著降低传统TDC的量化噪声，属于电路级创新。该技术直接贡献于系统整体相位噪声性能（-49dBc/Hz @400kHz offset）。
▸创新点2：时间放大技术（Time Amplification）在TDC前端引入时间域信号放大，将微小时间差按比例放大后再量化，突破工艺限制实现亚门延迟分辨率，属于方法创新。实测量化噪声降低至0.3° RMS相位误差。
▸创新点3：TDC输入交换技术（Input Commutation）通过周期性切换输入信号路径，平均化TDC缩放因子误差，有效抑制低频杂散（Spurs），属于系统级噪声抑制创新。该技术使宽带PLL在1.8GHz频段保持稳定频谱纯度。
▸创新点4：宽环路带宽设计（400kHz @25MHz参考频率）结合数字滤波算法，在保持低噪声特性的同时实现快速锁定，属于系统架构创新。该设计支持多标准调制（包括恒包络与变包络），体现数字PLL的灵活性优势。
Abstract
injae Lee, Member , IEEE, Mohammad E. Heidari , Member , IEEE, and Asad A. Abidi , Fellow, IEEE
Abstract—This paper presents the design of a digital PLL which
uses a high-resolution time-to-digital converter (TDC) for wide
loop bandwidth. The TDC uses a time amplification technique to
reduce the quantization noise down to less than 1 ps root mean
square (RMS). Additionally TDC input commutation reduces
low-frequency spurs due to inaccurate TDC scaling factor in a
counter-assisted digital PLL. The