JSSC 2009第10期Data Converters0.35-μm CMOSPipeline ADCNeural Network Accelerator

Nested Digital Background Calibration of a 12-bit Pipelined ADC Without an Input

通过嵌套背景校准技术消除输入SHA的12位流水线ADC，实现低功耗高性能。

12-bit, 20-Msample/s, SNDR 70.2 dB, SFDR 80.3 dB, INL 0.75 LSB

流水线ADC背景校准时序补偿低功耗数字插值

▸创新点1：嵌套背景校准技术（系统创新） - 通过嵌套架构同时校准流水线ADC和算法ADC，消除了传统输入SHA的需求，降低了23mW功耗，同时保持12位精度（SNDR 70.2dB@58kHz）。

▸创新点2：数字背景时序补偿（方法创新） - 采用固定系数微分器构建自适应插值器，解决了无SHA导致的采样时序差异问题，使9MHz输入时SFDR仍达78.3dB。

▸创新点3：自适应插值器设计（电路创新） - 通过数字电路实现动态时序误差补偿，仅需0.1秒（200万样本）即可收敛，相比模拟补偿方案显著提升校准速度。

▸创新点4：无SHA架构优化（系统创新） - 通过系统级时序管理彻底移除输入SHA，芯片面积缩减至7.5mm²（0.35μm CMOS），实现231mW的低功耗表现。

Abstract

To reduce power dissipation, the input sample-and- hold ampliﬁer (SHA) is eliminated in a pipelined analog-to-digital converter (ADC) with nested background calibration. The nested architecture calibrates the pipelined ADC with an algorithmic ADC that is also calibrated. Without an input SHA, a timing difference between the sampling instants of the two ADCs creates an error that interferes with calibration of the pipelined ADC. This problem is overcome with digital background timing com- pensati