← 返回 JSSC 论文列表JSSC 2009第11期Other65nm
A 07-V 18-mW H264A VC 720p Video Decoder Vivienne Sze Student Member IEEE Dani
该论文提出了一种低功耗H.264/AVC视频解码器设计，通过架构优化实现720p视频解码，功耗仅为1.8mW。
65nm CMOS, 0.7V, 1.8mW, 720p@30fps
视频解码器低功耗设计H.264/AVC动态电压频率调节SRAM优化
▸创新点1：增加并行性（系统创新）。通过优化架构设计，显著提升解码器的并行处理能力，从而在低电压下实现高效解码，支持720p视频解码，功耗仅为1.8mW。
▸创新点2：使用FIFO进行流水线处理（电路创新）。引入FIFO队列实现流水线处理，有效减少数据等待时间，提升解码效率，同时降低功耗。
▸创新点3：多电压/频率域设计（系统创新）。采用多电压/频率域分区设计，动态调整不同模块的工作电压和频率，以适应不同工作负载，显著降低整体功耗。
▸创新点4：定制可调电压SRAM（电路创新）。设计定制化的电压可调SRAM，支持低至0.5V的工作电压，进一步降低功耗，适用于低分辨率视频解码，功耗仅为29μW。
Abstract
hmut E. Sinangil , Student Member , IEEE, and Anantha P . Chandrakasan , Fellow, IEEE
Abstract—The H.264/A VC video coding standard can deliver
high compression efficiency at a cost of increased complexity and
power. The increasing popularity of video capture and playback
on portable devices requires that the power of the video codec be
kept to a minimum. This work implements several architecture op-
timizations such as increased parallelism, pipelining with FIFOs,
multiple voltage/frequency doma