JSSC 2009第11期Data Converters90nmNeural Network Accelerator

A 10-Bit 500-MSs 55-mW CMOS ADC

提出一种10位500MS/s低功耗CMOS ADC，采用数字前台校准技术，实现高精度和低功耗。

90nm CMOS, 1.2V, 500MS/s, 55mW

数字校准低增益运算放大器非线性校正流水线ADC电阻阶梯DAC

▸创新点1：数字前台校准技术（方法创新）。该技术通过逆函数校准算法，有效校正了电容失配、增益误差和运放非线性，显著提升了ADC的线性度（DNL 0.4 LSB，INL 1 LSB），且无需复杂后台处理，降低了实时计算开销。

▸创新点2：高速低功耗运算放大器（电路创新）。采用新型拓扑结构，在90nm CMOS工艺下实现高带宽与低功耗（55mW@1.2V）的平衡，支撑500MS/s采样率，同时容忍校准前的固有误差，简化了模拟电路设计难度。

▸创新点3：高精度片上电阻阶梯（系统创新）。通过优化电阻匹配性和布局，提供稳定的参考电压生成，其线性度直接贡献于整体ADC的53dB SNDR性能，尤其在233MHz高频输入下保持低失真。

▸创新点4：单通道架构优化（系统创新）。在不依赖多通道交织的情况下，通过上述技术组合实现10位分辨率与500MS/s高速采样，避免了交织架构的功耗与同步问题，为单通道高性能ADC设计提供新范式。

Abstract

corporates a digital foreground calibration technique that corrects errors due to capacitor mis- match, gain error, and op amp nonlinearity. Employing a high- speed, low-power op amp topology and an accurate on-chip re- sistor ladder and designed in 90-nm CMOS technology, the ADC achieves a DNL of 0.4 LSB and an INL of 1 LSB. The prototype dig- itizes a 233-MHz input with 53-dB SNDR while consuming 55 mW from a 1.2-V supply. Index T erms—Calibration by inverse function, foreground dig- ital cali