← 返回 JSSC 论文列表JSSC 2009第11期Data Converters0.18微米Flash ADC
A 6-bit 02 V to 09 V Highly Digital Flash ADC With Comparator Redundancy
一种在0.18微米CMOS工艺中实现的6位高数字闪存ADC，采用比较器冗余和可重构性提高线性度。
0.4V电源下最小FOM为125fJ/转换步，ENOB为5.05，400kS/s
ADC模拟数字转换校准低功耗电子超低电压操作
▸比较器冗余和可重构性：通过引入冗余比较器和动态重构技术，显著提高了ADC的线性度和抗干扰能力，在0.18微米CMOS工艺下实现了5.05位有效分辨率（ENOB），属于系统级创新。
▸低电压采样开关设计：采用电压提升、堆叠和反馈技术，有效降低了亚阈值区域（200mV）的泄漏电流，使ADC在0.4V电源电压下达到125fJ/转换步的优异能效指标（FOM），属于电路级创新。
▸数字共模抑制技术：通过IIR滤波器实现全数字化的共模噪声抑制，避免了传统模拟CMRR电路的面积和功耗开销，在400kS/s采样率下保持稳定性，属于方法创新。
▸亚阈值区比较器阈值调节：提出器件堆叠与输入网络强度的二次方关系模型，证明堆叠比器件宽度缩放更适用于亚阈值比较器阈值调节，为理论创新（见论文第II节推导）。
Abstract
a P . Chandrakasan , Fellow, IEEE
Abstract—A 6-bit highly digital flash ADC is implemented in a
0.18
m CMOS process. The ADC operates in the subthreshold
regime down to 200 mV and employs comparator redundancy and
reconfigurability to improve linearity. The low-voltage sampling
switch employs voltage boosting, stacking and feedback to reduce
leakage. Common-mode rejection is implemented digitally via
an IIR filter. The minimum FOM of the ADC is 125 fJ/conver-
sion-step at a 0.4 V supply, where it