← 返回 JSSC 论文列表JSSC 2009第11期Clocking & PLLs0.18μm CMOSPLL
A Hybrid Spur Compensation Technique for Finite-Modulo Fractional-N Phase-Locked
提出一种混合杂散补偿技术的有限模数分数-N锁相环，实现低杂散和高分辨率。
1.8–2.6 GHz, 55 dBc杂散抑制, 35.3 mW功耗
分数-N锁相环ΔΣ调制器杂散补偿电荷泵相位插值
▸创新点1：低比特高阶ΔΣ调制器（系统创新） - 采用4位四阶ΔΣ调制器实现16模分数分频，无需抖动操作即可显著降低杂散并保持可忽略的量化噪声，相比传统设计在相同位数下提供更高的噪声整形效果。
▸创新点2：电压域电荷补偿（电路创新） - 通过动态电荷泵电流补偿技术抵消分数杂散，大幅降低对补偿电流动态范围的要求，实测杂散水平低于-55 dBc，功耗仅2.7 mW。
▸创新点3：时间域相位插值（方法创新） - 结合相位插值器对时间误差进行精细校准，与电荷补偿形成混合补偿架构，在1.8-2.6 GHz频段内实现带宽/最小分辨率比达1/4的高精度锁定。
▸创新点4：混合杂散抑制架构（系统创新） - 整合ΔΣ调制、电压补偿和时间插值三重技术，在0.18μm CMOS工艺下实现35.3 mW总功耗，较传统方案降低数字模块功耗达92%
Abstract
A finite-modulo fractional-
PLL utilizing a low-bit
high-order /1/6 modulator is presented. A 4-bit fourth-order
/1/6 modulator not only performs non-dithered 16-modulo frac-
tional-
operation but also offers less spur generation with
negligible quantization noise. Further spur reduction is achieved
by charge compensation in the voltage domain and phase interpo-
lation in the time domain, which significantly relaxes the dynamic
range requirement of the charge pump compensation current. A
1.8–2.6