← 返回 JSSC 论文列表JSSC 2009第11期Clocking & PLLsPLL
An Edge Missing Compensator for Fast Settling Wide Locking Range Phase-Locked Lo
提出一种边缘缺失补偿器（EMC）的PLL设计，实现快速频率跳变和宽锁定范围。
320 MHz频率跳变/10μs，参考杂散-48.7 dBc，相位噪声-88.31 dBc/Hz@10 kHz偏移
边缘缺失补偿器边缘缺失检测器扩展线性区域锁相环快速频率跳变
▸创新点1：边缘缺失补偿器（EMC）设计（电路创新）。该论文提出了一种新型的9位EMC电路，能够模拟理想相位检测器（PD）的功能，显著提升了相位检测的线性范围和精度，从而减少了周期滑移现象。
▸创新点2：扩展线性区域（方法创新）。通过EMC技术，论文将相位检测器的线性区域扩展到±π/50至±49π/50，大幅提升了PLL在较大相位差下的稳定性，避免了传统PFD的非单调性问题。
▸创新点3：快速频率跳变性能（系统创新）。实验结果表明，该PLL系统在10μs内实现了320 MHz的频率跳变，速度是传统设计的2.4倍，同时参考杂散低至-48.7 dBc，相位噪声为-88.31 dBc/Hz（10 kHz偏移）。
▸创新点4：低噪声与高线性度结合（电路创新）。EMC设计在扩展线性范围的同时，保持了优异的噪声性能（2 GHz/V的VCO增益），适用于高精度通信和处理器时钟系统。
Abstract
Wey , Senior Member , IEEE, Chun-Ming Huang, and Ying-Zong Juang
Abstract—An edge missing compensator (EMC) is proposed to
approach the function of an ideal PD with
/50
/49
/50
linear
range with
-bit EMC. A PLL implemented with a 9-bit EMC
achieves 320 MHz frequency hopping within 10
s logarithmically
which is about 2.4 times faster than the conventional design. The
reference spur of the PLL is
48.7 dBc and the phase noise is
88.31 dBc/Hz at 10 kHz offset with
/86/67/79/61
2 GHz/V.
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