← 返回 JSSC 论文列表JSSC 2009第11期Wireline I/O70nm DRAM工艺DRAM
BER Measurement of a 58-Gbspin Unidirectional Differential IO for DRAM Applicati
一篇关于5.8-Gbps/pin单向差分I/O在DRAM应用中的BER测量的研究论文。
5.8-Gb/s/pin操作
DRAM单向差分I/O内存接口比特误码率(BER)循环冗余校验(CRC)
▸创新点1：1-Gbit DRAM实现（技术贡献：采用70 nm DRAM工艺实现高密度存储，通过优化核心电路设计提升存储容量至1-Gbit，同时保持稳定的信号完整性，适用于高性能计算需求）
▸创新点2：5.8-Gb/s/pin单向差分I/O（技术贡献：设计高速差分接口，支持5.8-Gb/s/pin的数据传输速率，通过减少SSN和ISI噪声提升信号质量，适用于高带宽内存模块）
▸创新点3：核心噪声注入控制方法（技术贡献：提出新型噪声注入控制技术，通过实验验证其在DRAM中的有效性，显著降低核心噪声对信号传输的干扰，提升系统可靠性）
▸创新点4：CRC生成器用于外数据内命令架构（技术贡献：集成CRC生成器于ODIC架构中，无需额外编码即可实现数据传输错误检测，简化设计并提高5.8-Gb/s/pin操作下的数据完整性）
Abstract
eju Chung, Y oungdon Choi, Hwanwook Park, Jaekwan Kim, Soouk Lim, Jung Sunwoo,
Moon-Sook Park, Hyung-Seuk Kim, Sang-Y un Kim, Y un-Sang Lee, Woo-Seop Kim, Jung-Bae Lee,
Jeihwan Y oo, and Changhyun Kim , Senior Member , IEEE
Abstract—A 1-Gbit DRAM with 5.8-Gb/s/pin unidirectional dif-
ferential I/Os was implemented by 70 nm DRAM process and a
main memory module with dual in-line memory module was as-
sembled. The implemented DRAM chips have control methods for
core noise injection and a cyclic re