← 返回 JSSC 论文列表JSSC 2009第11期Data Converters90nm
Design of a 770-MHz, 70-mW, 8-bit Subranging ADC Using Reference V oltage
设计了一种770MHz、70mW的8位子范围ADC，采用参考电压预充电架构。
770 MS/s, 70 mW, 8-bit
模数转换器体偏置控制内置阈值电压CMOS子范围
▸创新点1：参考电压预充电架构（系统创新） - 通过预充电技术显著减少参考电压的建立时间，从而提升ADC的转换速度至770 MS/s，同时保持低功耗（70 mW）。
▸创新点2：内置阈值电压的比较器（电路创新） - 在精细ADC中引入内置阈值电压的比较器，简化了传统比较器的设计复杂度，提高了比较速度并降低了功耗。
▸创新点3：使用复制比较器的Vth偏差补偿（电路创新） - 通过复制原始比较器生成Vth补偿信号，有效抵消工艺偏差对比较器阈值电压的影响，提升了ADC的精度和稳定性。
▸创新点4：带体偏置控制的T/H电路（电路创新） - 采用体偏置控制技术减少高采样率下的失真，进一步优化了ADC在高频工作时的信号完整性。
Abstract
EEE, Koki Uchino, Y uichiro Shimizu, Kosuke Oyama, and
Kiichi Y amashita, Member , IEEE
Abstract—This paper describes a high-speed, low-power CMOS
subranging analog-to-digital converter (ADC). A reference voltage
precharging architecture and the introduction of a comparator
with a built-in threshold voltage in the fine ADC are proposed to
reduce the settling time of the reference voltage. A T/H circuit with
a body-bias control circuit is employed to reduce distortion at a
high sampling rate. More