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JSSC 2009第12期RF & Wireless90nmCDR

A 20-Gbs Full-Rate Linear Clock and Data Recovery Circuit With Automatic Frequen

20Gb/s全速率时钟数据恢复电路，采用混频型线性相位检测器和自动频率锁定技术。
480 fs rms抖动, 4.22 ps峰峰值抖动, 154 mW功耗, 1.5V电源
时钟数据恢复线性相位检测器自动频率锁定CMOS高速操作
▸混频型线性相位检测器：采用数据转换脉冲与时钟混频的创新方法（电路创新），直接输出与相位误差成正比的信号，实现了20-Gb/s高速操作，相比传统结构提升了时序精度。
▸自动频率锁定技术：通过数据相位（而非时钟相位）提取频率差（系统创新），省去了外部参考时钟，简化了系统设计并提高了频率捕获的可靠性。
▸全速率架构：在90nm CMOS工艺下实现20-Gb/s全速率时钟数据恢复（性能创新），时钟抖动仅480fs（RMS）和4.22ps（峰峰值），功耗154mW@1.5V，兼顾高速与低功耗。
▸集成化设计：将混频检测器与频率锁定环路单片集成（方法创新），消除了多模块协作的时序偏差问题，提升了整体系统的稳定性。
Abstract
A 20-Gb/s full-rate clock and data recovery circuit employing a mixer-type linear phase detector and automatic fre- quency locking technique is described. The phase detector achieves high-speed operation by mixing the clock with the data-transition pulses, providing output proportional to the phase error. The fre- quency acquisition loop utilizes the data phases rather than the clock phases to distill the frequency difference, and no external reference is used in this design. Fabricated in 90-nm