← 返回 JSSC 论文列表JSSC 2010第1期Memory32nmSRAM
A 40 GHz 291 Mb V oltage-Scalable SRAM Design in a 32 nm High-k Metal-Gate CMOS
32纳米高k金属栅CMOS中的40 GHz 291 Mb电压可扩展SRAM设计
1.0 V下4 GHz, 0.8 V下2 GHz, 5 mW泄漏功耗
SRAM高k金属栅电压可扩展低功耗高频
▸创新点1：电压可扩展设计（方法创新） - 该SRAM设计支持从0.8V到1.0V的宽电压范围操作，在1.0V时实现4GHz高频操作，0.8V时仍保持2GHz性能，为嵌入式应用提供灵活的性能-功耗权衡方案。
▸创新点2：闭环存储器阵列泄漏控制（系统创新） - 采用实时监测和反馈控制的闭环系统，动态调整泄漏电流，在1V供电电压下将子阵列泄漏功耗降低至5mW，显著提升能效比。
▸创新点3：浮动位线和字线驱动器睡眠晶体管（电路创新） - 通过创新性地引入浮动位线架构和睡眠晶体管控制字线驱动器，减少待机时的无效功耗，实现子阵列泄漏功耗降低58%的突破性改进。
▸创新点4：高密度六晶体管存储单元设计（工艺创新） - 采用32nm高k金属栅极CMOS工艺实现0.171μm²/bit的超小面积六管存储单元，达到4.2Mb/mm²的业界领先存储密度。
Abstract
This paper introduces a high-performance voltage-
scalable SRAM design in a 32 nm strain-enhanced high-k +
metal-gate logic CMOS technology. The 291 Mb SRAM design
features a 0.171
m/50six-transistor bitcell that supports a broad
range of operating voltages for low-power and high-frequency
embedded applications. The tileable 128 kb SRAM subarray
achieves 72% array efficiency with 4.2 Mb/mm
/50bit density, and
consumes 5 mW of leakage power at the supply voltage of 1 V.
The design provides 4 GHz a