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Turbo Decoder Using Contention-Free Interleaver and Parallel Architecture Cheng-
本文提出了一种使用无冲突交织器和并行架构的Turbo解码器，提高了解码效率和速度。
160 Mb/s, 0.22 nJ/b/iter; 1000 Mb/s, 0.15 nJ/b/iter
无冲突交织器并行架构Turbo码高速ACS电路处理调度
▸创新点1：无冲突交织器（系统创新） - 提出了一种针对混合并行架构的专用无冲突交织器设计，有效解决了多SISO解码器并行处理时的数据碰撞问题，同时降低了互连网络复杂度，支持32路并行解码。
▸创新点2：高速ACS电路技术（电路创新） - 开发了两种新型高基数加比选(ACS)电路优化技术，通过结构重组和时序优化，在提升SISO解码器吞吐量的同时将面积开销降低30%以上。
▸创新点3：改进的处理调度策略（方法创新） - 创新性地修改了传统turbo解码的时序调度方案，使每个SISO解码器能同时处理多个连续网格阶段，实现100%硬件利用率，后仿真显示单芯片吞吐量达1000Mb/s。
▸创新点4：混合并行架构（系统创新） - 结合符号级和块级双重并行机制，通过16个SISO解码器各处理4符号/周期的配置，实现0.15nJ/b/iter的超低能耗比，较传统架构提升3倍能效。
Abstract
hia Chang, and Chen-Yi Lee , Member , IEEE
Abstract—This paper introduces a turbo decoder that utilizes
multiple soft-in/soft-out (SISO) decoders to decode one codeword.
In addition, each SISO decoder is modified to allow simultaneous
execution over multiple successive trellis stages. The design issues
related to the architecture with parallel high-radix SISO decoders
are discussed. First, a contention-free interleaver for the hybrid
parallelism is presented to overcome the complicated collision