← 返回 JSSC 论文列表
📄 下载 JSSC 原文 PDF
JSSC 2010第3期Clocking & PLLs90nmClock Generation

A 71 mW 10 GHz All Digital Frequency Synthesizer With Dynamically Reconfigured Di

一款10 GHz全数字频率合成器，采用动态重构数字环路滤波器，实现快速锁定与低噪声。
90nm CMOS, 1V/3.3V, 9.92GHz, 0.9ps rms jitter, 7.1mW core power
全数字锁相环频率合成器动态重构低抖动快速锁定
▸创新点1：动态数字环路滤波器（系统创新） - 该滤波器在频率捕获和相位跟踪过程中自动重新配置，通过动态调整环路带宽实现快速锁定和低噪声的双重优化，锁定时间小于7微秒，显著提升了系统性能。
▸创新点2：锁定过程监控器(LPM)（方法创新） - 提出的LPM实时监测锁定过程，动态调整环路参数，确保在不同工作阶段（如频率捕获和相位跟踪）中系统始终处于最优状态，从而提高了整体稳定性和效率。
▸创新点3：偏斜补偿相位累加器（电路创新） - 通过创新的电路设计解决了高速操作中的时序偏斜问题，同时保持了低功耗特性，使相位累加器在10 GHz高频下仍能稳定工作，实测均方根抖动仅为0.9 ps。
▸创新点4：低功耗与高集成度（系统创新） - 采用90 nm CMOS工艺实现，核心面积仅0.352 mm²，功耗低至71 mW（核心7.1 mW @1V，I/O 2.7 mW @3.3V），在性能和能效方面达到领先水平。
Abstract
A 10 GHz all digital frequency synthesizer (ADPLL) with dynamic digital loop filter is presented. Governed by a pro- posed locking process monitor (LPM), the digital loop filter is auto- matically reconfigured during the frequency acquisition and phase tracking process. The loop bandwidth is also self-adjusted during the locking process so as to achieve fast lock and low noise simulta- neously. A skew-compensated phase accumulator is proposed for high speed operation, which preserves the advantages